 |
|
|
|
Главная /
КНИЖНЫЙ РЯД
/
Учебная и научная литература
/
Информационные технологии и электроника
/
Цифровая схемотехника
Цифровая схемотехника
Аннотация:
Рассмотрены следующие вопросы: базовые логические ИС малой степени интеграции различных логик, схемотехническая реализация СИСов на базе ИС малой степени интеграции, КЛС с памятью, схемотехническая реализация КЛС без памяти, арифметические устройства, схемотехническая реализация ПЛМ без памяти и с памятью, схемотехника памяти, схемотехника АЦП и ЦАП для ввода и вывода информации.
Для студентов вузов, обучающихся по направлению «Автоматизация и управление» по дисциплине «Схемотехника».
Содержание: Предисловие ИСТОРИЯ РАЗВИТИЯ ЭЛЕКТРОНИКИ
ТЕМА 1. ЦИФРОВЫЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ
1.1. Основные классификационные признаки интегральных схем
1.2. Логические элементы интегральных схем
1.3. Основные характеристики и параметры базовых логических элементов серии интегральных схем транзисторно-транзисторной логики (ТТЛ)
Контрольные вопросы
1.4. Базовые логические интегральные схемы различных логик
1.4.1. Интегрально-инжекционная логика (И2Л)
1.4.2. Эмиттерно-связанная логика (ЭСЛ)
1.4.3. Логические элементы на МОП-транзисторах
1.4.4. Логические элементы на КМОП-транзисторах
1.4.5. Сравнение серий цифровых интегральных схем
1.5. Последовательность действий при проектировании любого цифрового устройства
1.6. Применение логических элементов
1.6.1. Введение
1.6.2. Применение инверторов
Контрольные вопросы
ТЕМА 2. ТРИГГЕРЫ
2.1. Основные параметры триггера
2.2. Асинхронные триггеры
2.3. Синхронные триггеры
2.3.1. Синхронный RSТ-триггер
2.3.2. Синхронный RSТ-триггер с предварительной установкой триггера в начальное состояние
2.3.3. Динамический RSТ-триггер
2.3.4. Синхронный D-триггер
Пример
2.3.5. Универсальный JK-триггер
2.3.6. Счётный T-триггер
2.4. Стандартные триггеры
ТЕМА З. ПЕРЕСЧЁТНЫЕ СХЕМЫ И ДЕЛИТЕЛИ
3.1. Основные параметры и классификационные
признаки счётчиков электрических импульсов
3.2. Асинхронный счётчик на суммирование
3.3. Асинхронный счётчик на вычитание
3.4. Асинхронные счётчики с параллельным переносом
3.5. Реверсивный счётчик
Пример
3.6. Счётчики с произвольным коэффициентом пересчёта на базе ИС счётчиков
3.7. Основные методы борьбы с «гонками»
3.8. Делитель частоты с искусственным порядком счёта
3.9. Счётчики с недвоичным кодированием
3.9.1. Счётчик в коде Грея
3.9.2. Счётчик в коде «1 из N»
3.9.3. Счётчик Джонсона
3.10. Состав серий ИС по счётчикам
3.10.1. ИС асинхронных счётчиков и их использование
3.10.2. Синхронный счётчик с асинхронным переносом
3.10.3. ИС синхронных счётчиков
Контрольные вопросы
ТЕМА 4. РЕГИСТРЫ
4.1. Классификационные признаки регистров
4.2. Параллельный регистр
4.3. Регистр сдвига (последовательный регистр)
4.3.1. Регистр сдвига вправо
Пример
4.3.2. Регистр сдвига влево
Пример
4.3.3. Реверсивный регистр
4.3.4. Кольцевой регистр сдвига вправо или влево с автоматической установкой циркулирующей по нему кодовой комбинации
4.4. Универсальный регистр
Пример
4.5. Способ наращиваемости регистров
4.6. Функциональные узлы на базе регистров
Контрольные вопросы
ТЕМА 5. КОМБИНАЦИОННЫЕ ЛОГИЧЕСКИЕ СХЕМЫ БЕЗ ПАМЯТИ
5.1. Дешифратор/демультиплексор (DC/DMX)
5.1.1. Дешифратор (DС)
Пример
5.1.2. Демультиплексор (DMX)
Пример
5.2. Мультиплексоры (МUХ)
Пример
5.2.1. Универсальные логические модули
Пример
5.2.2. Использование мультиплексоров
5.3. Шифраторы (СD)
5.3.1. Метод организации различных арифметических кодов
Пример
5.3.2. Способы организации DDК кодов
Пример
5.3.3. Шифратор на один запрос
Пример
5.3.4. Приоритетный шифратор
5.3.5. Метод наращиваемости приоритетных шифраторов
5.4. Кодопреобразователи (Х/У)
5.4.1. Код Грея
5.4.2. Помехозащищёные коды
Пример
5.4.3. Код с обнаружением и исправлением одиночной ошибки
Пример
5.4.4. Простейшие помехозащищённые коды с обнаружением одиночной ошибки
Контрольные вопросы
ТЕМА 6. АРИФМЕТИЧЕСКИЕ УСТРОЙСТВА
6.1. Полусумматор и полный сумматор
6.2. Способы суммирования операндов
6.3. Выполнение операции вычитания на сумматорах
Пример
6.4. Одноразрядный двоично-десятичный сумматор
Пример
6.5. Выполнение операций умножения и деления на сумматорах
Пример
6.6. Метод ускоренного умножения
Пример
6.7. Компаратор
6.8. Синтез канала сигнала равенства А =В
6.9. Специализированные арифметические операции
6.9.1. Защита информации «по чётности»
6.9.2. Мажоритарный элемент
6.9.3. Арифметико-логическое устройство (ALU)
Контрольные вопросы
ТЕМА 7. СХЕМОТЕХНИКА ЦИФРОВЫХ УСТРОЙСТВ НА ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ МАТРИЦАХ (ПЛМ)
7.1. Схемотехника ПЛМ
7.1.1. ПЛМ без памяти
7.1.2. Организация на ПЛМ без памяти различных цифровых устройств
7.1.3. ПЛМ с памятью
7.1.4. Организация на ПЛМ с памятью различных цифровых устройств
Контрольные вопросы
ТЕМА 8. ПАМЯТЬ
8.1. Виды памяти и её параметры
8.2. Типы постоянного запоминающего устройства
8.3. Оперативное запоминающее устройство (ОЗУ)
8.3.1. Архитектура ОЗУ
8.3.2. Элементная база запоминающих ячеек памяти ОЗУ
8.3.3. Статическая ячейка памяти ОЗУ
8.3.4. Динамическая ячейка оперативной памяти
8.3.5. Четыре способа организации статического ОЗУ
8.4. Сверхоперативная память (регистровая)
8.4.1. Адресная СОЗУ
8.4.2. Безадресная СОЗУ
8.5. Флеш-память
8.6. Кэш-память
Контрольные вопросы
ТЕМА 9. АНАЛОГО-ЦИФРОВЫЕ И ЦИФРОАНАЛОГОВЫЕ ПРЕОБРАЗОВАТЕЛИ
9.1. Классификация ЦАП и АЦП по принципу действия
9.2. Принципы построения цифро-аналогового преобразователя
9.2.1. Преобразователь кода в напряжение с использованием делителя напряжения ПКН на матрице с взвешенными сопротивлениями
9.2.2. ЦЛП с промежуточным преобразованием
9.3. Принципы построения АЦП
9.3.1. Параллельные А ЦП
9.3.2. Последовательное АЦП с ЦАП в обратной связи
9.3.3. АЦП с последовательным приближением
9.3.4. Двухтактный интегрирующий АЦП
Контрольные вопросы
ТЕМА 10. СТРУКТУРА МИКРОПРОЦЕССОРА
Список литературы |
Ваша корзина
Книжные новинки                                                                                                     НОВОСТИ |
|||||||||
